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W9725G6KB-25 DRAM Chip ic DDR2 SDRAM 256Mbit 16Mx16 1.8V 84-Pin WBGA

Categoria:
Componenti elettronici
Prezzo:
Negotiated
Metodo di pagamento:
T/T, Western Union
Specifiche
Categoria:
componenti elettronici
Famiglia:
Chip DDR2 SDRAM di DRAM CI
Sottocategoria:
Chip di memoria IC
Stato senza piombo:
Senza piombo/conforme a RoHS, conforme a RoHS
Descrizione:
PARALLELO 84WBGA DI IC DRAM 256MBIT
Montaggio del tipo:
Montaggio di superficie
Tipo:
56Mbit 16Mx16 1.8V
Pacchetto:
WBGA a 84 pin
Gamma di temperature:
-40 - +85
Introduzione

W9725G6KB-25 DRAM Chip ic DDR2 SDRAM 256Mbit 16Mx16 1.8V 84-Pin WBGA
 
Chip DRAM DDR2 SDRAM 256 Mbit 16 Mx16 1,8 V 84 pin WBGA
 
1. DESCRIZIONE GENERALE

Il W9725G6KB è una SDRAM DDR2 da 256 milioni di bit, organizzata come 4.194.304 parole  4 banchi  16 bit.Questo dispositivo raggiunge velocità di trasferimento elevate fino a 1066 Mb/sec/pin (DDR2-1066) per applicazioni generali.W9725G6KB è ordinato nei seguenti gradi di velocità: -18, -25, 25I e -3.Le parti di grado -18 sono conformi alla specifica DDR2-1066 (7-7-7).Le parti di grado -25 e 25I sono conformi alle specifiche DDR2-800 (5-5-5) o DDR2-800 (6-6-6) (le parti di grado industriale 25I garantiscono il supporto di -40°C ≤ TCASE ≤ 95°C).Le parti di grado -3 sono conformi alla specifica DDR2-667 (5-5-5).Tutti gli ingressi di controllo e di indirizzo sono sincronizzati con una coppia di orologi differenziali alimentati esternamente.Gli ingressi sono bloccati al punto di incrocio dei clock differenziali (CLK in aumento e CLK in diminuzione).Tutti gli I/O sono sincronizzati con un DQS single ended o una coppia DQS-DQS differenziale in modo sincrono alla sorgente.

 

2. CARATTERISTICHE  Alimentazione: VDD, VDDQ = 1,8 V ± 0,1 V  Architettura Double Data Rate: due trasferimenti di dati per ciclo di clock  Latenza CAS: 3, 4, 5, 6 e 7  Lunghezza burst: 4 e 8  Bi -Gli strobe di dati differenziali direzionali (DQS e DQS ) vengono trasmessi/ricevuti con i dati  Allineato al bordo con i dati di lettura e allineato al centro con i dati di scrittura  DLL allinea le transizioni DQ e DQS con il clock  Ingressi di clock differenziali (CLK e CLK )  Data mask (DM) per la scrittura dei dati  I comandi immessi su ciascun fronte CLK positivo, i dati e la maschera dati sono riferiti a entrambi i fronti di DQS  Latenza additiva programmabile CAS pubblicata supportata per rendere i comandi e l'efficienza del bus dati  Read Latency = Additive Latency plus CAS Latenza (RL = AL + CL)  Regolazione dell'impedenza del driver off-chip (OCD) e On-Die-Termination (ODT) per una migliore qualità del segnale  Operazione di precarica automatica per burst di lettura e scrittura  Modalità di aggiornamento automatico e aggiornamento automatico  Spegnimento precaricato e spegnimento attivo  Maschera dati di scrittura  Latenza di scrittura = Lettura Latenza - 1 (WL = RL - 1)  Interfaccia: SSTL_18  Confezionato in WBGA 84 Ball (8x12,5 mm2), utilizzando materiali senza piombo con conformità RoHS.

 

Informazioni relative al dispositivo:

CODICE ARTICOLO GRADO DI VELOCITÀ TEMPERATURA DI ESERCIZIO
W9725G6KB-18 DDR2-1066 (7-7-7) 0°C ≤ TCASE ≤ 85°C
W9725G6KB-25 DDR2-800 (5-5-5) o DDR2-800 (6-6-6) 0°C ≤ TCASE ≤ 85°C
W9725G6KB25I DDR2-800 (5-5-5) o DDR2-800 (6-6-6) -40°C ≤ TCASE ≤ 95°C
W9725G6KB-3 DDR2-667 (5-5-5) 0°C ≤ TCASE ≤ 85°C

 

 

Classificazioni ambientali e di esportazione
ATTRIBUTO DESCRIZIONE
Stato RoHS Conforme a ROHS3
Livello di sensibilità all'umidità (MSL) 3 (168 ore)
ECCN EAR99
HTSUS 8542.39.0001

 
W9725G6KB-25 DRAM Chip ic DDR2 SDRAM 256Mbit 16Mx16 1.8V 84-Pin WBGA

W9725G6KB-25 DRAM Chip ic DDR2 SDRAM 256Mbit 16Mx16 1.8V 84-Pin WBGA

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