EPM7128AETC100-10N MAX7000A EPM7128 CPLD Dispositivo logico programmabile complesso

EPM7128AETC100-10N MAX7000A Circuiti integrati (CI) EPM7128 CPLD (dispositivi logici programmabili complessi)

EPM7128AETC100-10N MAX7000A Circuiti integrati (CI) EPM7128 CPLD (dispositivi logici programmabili complessi)

IC CPLD 128MC 10NS 100TQFP

Specifica:

L'architettura del MAX 7000A include i seguenti elementi:

Blocchi array logici (LAB)

Macrocellule

Termini del prodotto Expander (condivisibili e paralleli)

Array di interconnessione programmabile

Blocchi di controllo I/O L'architettura del MAX 7000A include quattro ingressi dedicati che possono essere utilizzati come ingressi generici o come segnali di controllo globale ad alta velocità (clock, azzeramento e due segnali di abilitazione uscita) per ciascuna macrocella e pin I/O .

Descrizione generale:

I dispositivi MAX 7000A (incluso MAX 7000AE) sono dispositivi ad alta densità e prestazioni elevate basati sull'architettura MAX di seconda generazione di Altera.Realizzati con tecnologia CMOS avanzata, i dispositivi MAX 7000A basati su EEPROM funzionano con una tensione di alimentazione di 3,3 V e forniscono da 600 a 10.000 gate utilizzabili, ISP, ritardi pin-to-pin fino a 4,5 ns e velocità di conteggio fino a 227,3 MHz.I dispositivi MAX 7000A nei gradi di velocità -4, -5, -6, -7 e alcuni -10 sono compatibili con i requisiti di temporizzazione per il funzionamento a 33 MHz della specifica PCI Local Bus PCI Special Interest Group (PCI SIG).

Caratteristiche:

Dispositivi a logica programmabile (PLD) basati su EEPROM da 3,3 V ad alte prestazioni basati sull'architettura MAX® (Multiple Array MatriX) di seconda generazione (vedere Tabella 1)

Programmabilità interna del sistema (ISP) a 3,3 V tramite IEEE Std.1149.1 Interfaccia JTAG (Joint Test Action Group) con capacità di blocco dei pin avanzata – Circuito ISP (In-System Programmability) del dispositivo MAX 7000AE conforme a IEEE Std.1532 – Circuito ISP dispositivo EPM7128A e EPM7256A compatibile con IEEE Std.1532

Circuito BST (Boundary Scan Test) integrato conforme a IEEE Std.1149.1

Supporta JEDEC Jam Standard Test and Programming Language (STAPL) JESD-71

Funzionalità ISP avanzate – Algoritmo ISP avanzato per una programmazione più rapida (esclusi i dispositivi EPM7128A e EPM7256A) – Bit ISP_Done per garantire una programmazione completa (esclusi i dispositivi EPM7128A e EPM7256A) – Resistenza di pull-up sui pin I/O durante la programmazione nel sistema

Pin-compatibile con i popolari dispositivi 5.0-V MAX 7000S

PLD ad alta densità che vanno da 600 a 10.000 porte utilizzabili

Intervallo di temperatura esteso.

Più futures:

Ritardi logici pin-to-pin da 4,5 ns con frequenze di conteggio fino a 227,3 MHz

L'interfaccia I/O MultiVoltTM consente al core del dispositivo di funzionare a 3,3 V, mentre i pin I/O sono compatibili con livelli logici a 5,0 V, 3,3 V e 2,5 V

Il numero di pin varia da 44 a 256 in una varietà di pacchetti Thin Quad Flat Pack (TQFP), Plastic Quad Flat Pack (PQFP), Ball-Grid Array (BGA), FineLine BGATM salvaspazio e Plastic J-Lead Chip Carrier (PLCC) .Supporta l'hot socket nei dispositivi MAX 7000AE

Struttura di routing continuo dell'array di interconnessione programmabile (PIA) per prestazioni veloci e prevedibili

Compatibile con PCI

Architettura bus-friendly, incluso il controllo della velocità di risposta programmabile

Opzione di uscita a scarico aperto

Registri di macrocelle programmabili con controlli individuali di azzeramento, preset, orologio e abilitazione orologio

Stati di accensione programmabili per i registri delle macrocelle nei dispositivi MAX 7000AE

Modalità di risparmio energetico programmabile per una riduzione di potenza del 50% o superiore in ciascuna macrocella

Espansione configurabile per la distribuzione dei termini di prodotto, che consente fino a 32 termini di prodotto per macrocella

Bit di sicurezza programmabile per la protezione di design proprietari

Segnali di abilitazione uscita da 6 a 10 pin o logica

Due segnali di clock globali con inversione opzionale

Risorse di interconnessione migliorate per una migliore instradabilità

Tempi di configurazione degli input rapidi forniti da un percorso dedicato dal pin I/O ai registri delle macrocelle

Controllo della velocità di variazione dell'uscita programmabile

Pin di massa programmabili

Supporto per la progettazione del software e posizionamento e percorso automatico forniti dai sistemi di sviluppo Altera per PC basati su Windows e Sun SPARCstation e workstation HP serie 9000 700/800 Ulteriore immissione di progettazione e supporto per la simulazione fornito da file netlist EDIF 2 0 0 e 3 0 0 , libreria di moduli parametrizzati (LPM), Verilog HDL, VHDL e altre interfacce per i più diffusi strumenti EDA di produttori come Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Synplicity e supporto per la programmazione VeriBest con l'unità di programmazione principale (MPU) di Altera ), cavo di comunicazione bus seriale/universale (USB) MasterBlasterTM, cavo di download della porta parallela ByteBlasterMVTM e cavo di download seriale BitBlasterTM, nonché hardware di programmazione di produttori di terze parti e qualsiasi file STAPL JamTM (.jam), Jam Byte-Code Tester in-circuit compatibile con File (.jbc) o Serial Vector Format File- (.svf).

MAX7000A Informazioni per l'ordine:

EPM7032AE

EPM7064AE

EPM7128AE

EPM7256AE

EPM7512AE